我试图理解或研究verilog中ASIC设计的最佳实践.我正在开发一个中等大小的块,有大约20个子模块(每行〜1000行代码).手动实例化所有子模块并进行端口连接以创建顶级RTL是一项艰苦的工作
我想编写一个脚本来自动执行此操作.只要我们可以定义所有子模块的输入/输出以及每个子模块如何相互连接,自动生成顶层就不会太难了.但我在设计自动化方面没有足够的专业知识.我想知道是否有人可以给我一些关于如何开始的指示.
>有没有任何开源工具来实现我想要做的事情？到目前为止我没有找到任何东西.
>是否有任何标准化方法来生成此类可合成代码？
我非常感谢任何形式的意见或建议.
根据您使用的文本编辑器,您可能可以使用一些预先存在的工具.假设您遵循某些命名约定,Emacs的附加组件支持自动实例化和连接信号：http://www.veripool.org/wiki/verilog-mode/Verilog-mode_veritedium
对于那里的vim用户,有一些允许使用Emacs脚本的插件,例如：
http://www.vim.org/scripts/script.php?script_id=1875