Verilog 有两种基本数据类型，reg 和wire ，都是4值逻辑 0 1 x z,默认值是x。 reg[7:0] m 为无符号 Integer 为有符号32位 time为 64位无符号 real为浮点数 sv新引进logic，logic既可以作为变量（reg功能
Verilog 有两种基本数据类型，reg 和wire ，都是4值逻辑 0 1 x z,默认值是x。
reg[7:0] m 为无符号
Integer 为有符号32位
time为64位无符号
real为浮点数
sv新引进logic，logic既可以作为变量（reg功能），也可以作为线网功能（wire），
什么时候不能使用logic？
要求logic不能有多个结构性的驱动，比如双向总线（inout）时，还是用wire。
logic是4值无符号数据类型
sv 引入双状态数据类型：4值逻辑代表硬件世界，而2值逻辑代表软件世界
作用：提升了仿真器的性能，并且减少了内存的使用，因为从四值变成了二值，真值表的存储减少了一半。
Logic 4值 无符号 默认值x
Bit 2值 无符号 默认值0
Byte 2值 有符号 默认值0
Shortint 2值 有符号 默认值0
Int 2值 有符号 默认值0
Longint 2值 有符号 默认值0
Integer 4值 有符号 默认值x
Time 4值 无符号 默认值x
Reg 4值 无符号 默认值x
Wire 4值 无符号 默认值Z
Real 2值 双精度浮点数
Int unsigned 可以修饰无符号整形 unsigend 在int之后书写
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